Regular D Latch

//-----------------------------------------------------
// Design Name : dlatch_reset
// File Name   : dlatch_reset.v
// Function    : DLATCH async reset
// Coder       : Deepak Kumar Tala
//-----------------------------------------------------
module dlatch_reset (
data   , // Data Input
en     , // LatchInput
reset  , // Reset input
q        // Q output
);
//-----------Input Ports---------------
input data, en, reset ;

//-----------Output Ports---------------
output q;

//------------Internal Variables--------
reg q;

//-------------Code Starts Here---------
always @ ( en or reset or data)
if (~reset) begin
  q <= 1'b0;
end else if (en) begin
  q <= data;
end

endmodule //End Of Module dlatch_reset


----Penjelasan----

blok pertama berisi tentang keterangan file yang sedang dimuat, lalu masuk pada blok selanjutnya yaitu kita masukan module dlatch_reset
setelah itu ada data yang nantinya untuk input data, lalu en sebagai masukan unutk latch, reset untuk mereset masukan lalukan Q untuk keluaran (output)
selanjutnya pendeklarasian inputnya yang isinya input data, en, reset.
lalu keluaran nya yaitu Q
setelah itu variabel masukan nya yaitu Q
masuk pada jalan nya program di mana jika (~reset) variabel q kurang dari samadengan 1'b 0
dan jika en nilai Q kurang dari samadengan data itu sendiri, setelah itu perintah end untuk mengakhiri.

Source : http://www.asic-world.com/examples/verilog/d_latch.html#Regular_D_Latch