Mux : Using assign Statement

//-----------------------------------------------------
// Design Name : mux_using_assign
// File Name   : mux_using_assign.v
// Function    : 2:1 Mux using Assign
// Coder       : Deepak Kumar Tala
//-----------------------------------------------------
module  mux_using_assign(
din_0      , // Mux first input
din_1      , // Mux Second input
sel        , // Select input
mux_out      // Mux output
);
//-----------Input Ports---------------
input din_0, din_1, sel ;
//-----------Output Ports---------------
output mux_out;
//------------Internal Variables--------
wire  mux_out;
//-------------Code Start-----------------
assign mux_out = (sel) ? din_1 : din_0;

endmodule //End Of Module mux



 ------Penjelasan------

Mux itu sendiri menurut yang saya baca yaitu multiplexer, yg bisa dikatakan sebuah alat atau komponen elektronika yang bisa memilih input (masukan) yang akan diteruskan ke bagian output (keluaran).
Perintah dimulai dengan nama desain yang telah ditentukan yaitu mux_using_assign_ lalu setelah itu nama file nya pun sama dan setelah nya ada (.v)
setelahnya di selipkan kometar, lanjut masuk ke pendeklarasian blok kedua yaitu  diawali dengan penyertaan paket module nya. Setelah itu masukan di tentukan inputan pertama di set 0 dan inputan kedua di set 1 jadi ada beberapa masukan nantinya yg diberi logika nya 0 / 1, lalu diberikan pemilihan untuk input dengan select input, setelah itu diberikan perintah untuk keluaran (output), dan perintah ditutup.
masuk ke blok ketiga untuk pendeklarasian program nya sampai setelah itu ada perintah module untuk di akhiri.

Source: http://www.asic-world.com/examples/verilog/mux.html